//////本项目为数字系统设计与Verilog HDL第六章变成习题。
//6.15题，用Verilog 编写74161 是四位二进制同步计数器,有数据置入功能.未计数前,将输出QD,QC,QB,QA,置成1000,然后开始计数,就能构成七进制计数器,计数到111时就有脉冲进位信号
//制作者:FPGA 研究者
//时间：2022年6月5日
module count_74161(clk,rst_n,signal,out);
   input clk,rst_n;
	output reg signal;
	output  [3:0]out;
	reg [3:0] temp;
	
  always@(posedge clk)begin
  if(!rst_n)begin
   temp<=4'b1000;
	signal<=0;
  end 
  else if(temp==4'b1111) begin
   signal=0;
	temp<=4'b1000;
	end
	else if(temp==4'b1110) begin
	 signal<=1;
	temp<=temp+1;
  end
  else begin
   signal<=0;
	temp<=temp+1; //
  end
 end
 assign out =temp;
endmodule
 
   
	